Page 43 - 電路板季刊第111期

電路板季刊 2026.4 專業技術 41

圖10、 電性驗證（EV）與訊號完整性（SI）之關聯分析：主機板與纜線阻抗不匹配情況
下之裕度測試結果彙整，顯示阻抗不匹配程度越小，電性裕度表現越佳
ʞeࣩԷ޼Ӻɧj˴ዚؐ໔Зਜਹৃ໮Ԑᇞ༼஝ிϓЭཥᏀ༃ܓ
cc (CASE STUDY3: PIN FIELD TRACING VIOLATION ON MB CAUSING
LOW VOLTAGE MARGIN)
在最後一個案例研究中，如圖 11 所示，資料中心主機板設計C採用雙連接器拓
撲，主機板連接至延伸卡，並接上 PCIe Gen5 CEM 裝置以進行電性裕度測試。如圖

12 所示，在 Gen5 x16 通道寬度操作下，於 PCIe接口Port 32 Lane 1 發現不對稱的
低電壓裕度現象。隨後進行的電性驗證（EV）實驗中，透過遮蔽相鄰的 Lane 2–15，
使 PCIe接口 Port 32 Lane 1 的裕度顯著提升約 11 mV，顯示該低裕度現象可能源自
相鄰通道所造成的近端串擾 (near-end crosstalk)。

在針對特定主機板的設計審查中，發現 CPU 腳位區域訊號走線違反設計指引，
導致近端耦合（near-end coupling）機制產生，進而造成 PCIe接口Port 32 Lane 1

的裕度劣化。如圖 13 所示之設計指南明確建議，主機板外側腳位訊號應配置於上層
走線層，而內側腳位訊號應配置於下層走線層，並於下層走線實施背鑽（back-drill）
以移除未使用的過孔殘樁。然而，在圖 13 所示之主機板設計C實際佈局中，雖然已於
PCIe接口 Port 32 已實施背鑽，但其腳位訊號配置方式與設計指引相反，發射端之外
側腳位訊號 被配置於下層 L3，而接收端之內側腳位訊號則配置於上層 L5，因而導致

近端串擾（near-end crosstalk），並造成 CPU 接收端的電壓裕度劣化。
在主機板設計C版本二中，透過修正腳位區域訊號走線違規並遵循設計指引進

行設計改善，以有效緩解低裕度問題。如圖 15 所示，於新優化之主機板設計C 版本
二上，PCIe接口Port 32 的整體電性裕度顯著提升約 9 mV，其中亦包含最差情況的
Lane 1 與 Lane 8。本案例清楚顯示，透過電性驗證（EV）測試結果與硬體主機板設
計之良好關聯分析，能夠精準辨識裕度劣化的根本原因，並藉由適當的設計修正介入

主機板設計，進而有效提升高速訊號傳輸品質。