Page 42 - 電路板季刊第111期

40 專業技術 透過封閉迴路設計與驗證架構加速高速互連開發

圖7、 電性驗證：不良PCIe接口8 L a n e 0–3 之原始纜線與新優化纜線的電壓裕度測試
結果比較

圖8、 訊號完整性：資料中心主機板設計B的高速通道設計於使用原始無優化纜線時，其阻
抗剖面顯示各通道（lane-to-lane）之纜線阻抗變異，並與主機板產生阻抗不匹配。

圖9a、 訊號完整性：不良PCIe接口8 Lane1之原始（藍色）與優化後（紅色）纜線的損
耗剖面顯示，兩者之插入損耗差異並不顯著

圖9a、 訊號完整性：不良PCIe接口8 Lane1之原始（藍色）與優化後（紅色）纜線的損
耗剖面顯示，兩者之插入損耗差異並不顯著。