Page 41 - 電路板季刊第111期

電路板季刊 2026.4 專業技術 39

圖5、電性驗證（電壓裕度）: 不良PCIe接口顯示出不對稱且較低的電壓裕度
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cc (CASE STUDY2: POOR ELECTRICAL MARGIN DUE TO IMPEDANCE
MISMATCH IN CABLES AND BOARD)
在案例研究二中，主機板設計B 採用三連接器拓撲，其主機板走線長度約為 3
至 6 吋，纜線長度約為 0.41 至 0.61 公尺。如圖 6 所示，系統透過一片高速背板
(High-Speed Backplane, HSBP)，其走線長度介於 0.86 至 2.16 吋之間，用以連接纜
線與企業伺服器和儲存固態硬碟。此種拓撲為資料中心產業中常見的架構，廣泛應用
於將多個高速儲存裝置連接至主機板，並可透過纜線、高速背板 與固態硬碟的客製化
設計，以配合系統機殼設計以及客戶的資料儲存需求。
在初始的電性驗證測試中，如圖 7 所示，PCIe接口Port 8 Lane 0–1 於使用不良
纜線時，其電壓裕度低於眼圖遮罩（eye mask）。在僅更換纜線、其餘測試設定完全
相同的情況下，並未再觀察到低裕度的現象。由於初步的設計審查並未發現任何主機
板設計違規之處，因此依據本文所提出的方法論，進一步將 EV 裕度資料與高速通道
的損耗與阻抗量測結果進行關聯分析，以深入探討電性裕度不佳的實際根本原因，並
理解不良纜線與優質纜線之間的差異。
如圖 8 所示，高速儲存通道於使用不良纜線時，經阻抗驗証顯示阻抗變化範圍介
於 90 歐姆至 98 歐姆之間。為進一步分析，選取 PCIe接口8Lane 1 的原始不良纜線
與優化後之纜線進行更深入的研究。在圖 9a 的損耗量測結果中，兩條纜線皆符合預
期，且插入損耗並無顯著差異。然而，如圖 9b 所示之阻抗量測結果顯示，不良纜線
（圖中藍色曲線）的阻抗明顯高於優化纜線（紅色曲線），因此在主機板與不良纜線
之間造成約 5 歐姆的阻抗不匹配，未符合設計預期；相較之下，優化纜線與主機板之
間的阻抗差異僅約 2 歐姆。

圖6、 系統設計：資料中心主機板設計B的高速通道設計，採用三連接器拓撲，並透過纜
線與高速背板連接至 EDSFF SSD 裝置裕度