Page 39 - 電路板季刊第111期

電路板季刊 2026.4 專業技術 37

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cc (CLOSED-LOOP DATACENTER SYSTEM DESIGN AND VALIDATION
FRAMEWORK)

首先，針對資料中心主機板設計版本一包含延伸卡、背板與纜線，利用自動化工
具與人工審查方式，再根據既定製造與設計限制條件進行評估，以避免常見的印刷電
路板PCB佈線錯誤並確保設計符合設計指南與規範。在平台量產前，需進行端口到端
口（End-to-End, E2E）高速通道（High Speed Interconnect, HSIO）模擬，以理解
高速通道的電性特性。所有由檢查或模擬發現的問題皆需於大量生產前找出原因並修
正。

接著，對于已產品化的主機板設計版本一含延伸卡、背板與纜線 , 進行
訊號完整性量測，透過 Intel® 自動板內特性分析系統（Intel ® Automatic In
board Characterization, AIBC）[1] 與自動通道特性分析（Automatic Channel

Characterization, ACC）[2] 進行端口到端口高速通道訊號損耗(Insertion Loss) 與阻
抗 (Impedance) 特性量測，以找出量測中的異常點。這些訊號完整性量測結果可用來
與主機板設計及先前模擬結果進行關聯性分析。
最後，需針對所有高速通道與不同 PCIe 裝置進行 EV 測試，以取得接收端口的
電壓與時間裕度。低於設計指引的裕度被視為低裕度。需進行裕度資料分析，以深入
理解造成低裕度的相關因素，例如接收端等化設定、高速通道拓撲與主機板設計，並

可與先前的主機板設計驗證與 SI 測試結果進行關聯分析，以找出訊號品質不佳的根本
原因，並提出未來主機板版本二的修正或改善方案。此類資料關聯分析可協助主機板
製造商理解風險，並量化，若問題未於版本二修正時，高速訊號傳輸品質可能產生的
劣化程度。
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cc (CASE STUDY1: HIGHER INSERTION LOSS AND LOWER ELECTRICAL
MARGIN DUE TO LACK OF BACK-DRILL IMPLEMENTATION)
在第一個案例中，如圖 3a 所示，資料中心主機板設計A版本一採用企業伺服器和
儲存 (Enterprise and Datacenter Standard Form Factor, EDSFF)拓撲。其中一個接
口直接連接至 PCIe Gen4 固態硬碟（Solid State Drive , SSD）的不良PCIe接口（黃
色標示）在圖 5 中顯示出不對稱且較低的電壓裕度，與其它PCIe 接口相比約劣化 40

mV。
如圖 4a, 於 16 GHz 奈奎斯特頻率下的損耗量測顯示，不良PCIe接口的損耗約為
18 dB，約為其它PCIe 接口（約 8 dB）的兩倍，儘管其板端PCB走線長度相近（如圖
中藍線）。進一步的頻域插入損耗量測, 圖 4b顯示在約 14 GHz 出現共振，而阻抗量
測如圖 4c顯示PCB信號轉層處因過長的過孔殘樁(via stub) 導致阻抗較低。

依據本文所提出的驗證架構，針對主機板設計A版本一進行設計檢視後確認，如
圖 3b 所示，訊號完整性不佳與低電性裕度的原因來自於未實施背鑽以移除未使用的
過孔殘樁，在 PCIe Gen4 16 GHz 奈奎斯特頻率操作時產生共振並造成訊號與電性