Page 38 - 電路板季刊第111期
P. 38

36  專業技術      透過封閉迴路設計與驗證架構加速高速互連開發



                ீཀ܆ௐ৙༩ணࠇၾ᜕ᗇ
                ீཀ܆ௐ৙༩ணࠇၾ᜕ᗇ



                   ݖ࿴̋஺৷஺ʝஹක೯
                   ݖ࿴̋஺৷஺ʝஹක೯



               Accelera     ting   Hig   h-Speed Interco          nnect Development
               Accelerating High-Speed Interconnect Development
              with a
              with a Closed-Loop Design and Validation Framework
                                       op Design a
                        Clo
                             sed-Lo
                                                                       tion Fra
                                                                                    mework
                                                                  lida
                                                         nd Va
            Chiew Yee Ho, Jimmy Hsu, Brian Ho, Thonas Su, Ryan Chang, Vick Chuang, Colin Chen
                                                         美商英特爾亞太科技有限公司台灣分公司
            ɓeۃԊ€Introduction
                 隨著資料中心產業快速成長以及高速互連訊號資料速率提升, PCIe (Peripheral
            Component Interconnect Express) Gen7採用四階脈衝振幅調變（Pulse Amplitude
            Modulation, PAM4），主機板設計在確保高速訊號傳輸品質方面變得至關重要。傳統
            上，平台設計與驗證階段中會執行系統設計驗證（Design Verification, DV）、訊號完
            整性分析（Signal Integrity, SI）以及電性驗證（Electrical Validation, EV）測試，以
            確保特定服務器平台設計上的高速訊號資料傳輸品質。
                 然而，受限於成本與時間的因素，主機板製造商有時可能選擇省略部分測試，這

            可能導致平台量產上市後才發現問題，例如  PCIe  高速訊號連線穩定度或資料完整性
            問題，進而可能嚴重影響設的功能正確性，因此可造成資料中心服務中斷。
                 因此，本文提出一套適用於服務器設計的封閉迴路（Closed-Loop）設計與驗證
            方法論，透過整合並回饋 DV、SI  與 EV  測試結果進行相關性分析。本文將詳細說明
            該方法，並提供多個包含設計、SI 與 EV 分析及其相關性的案例研究。




















            圖1、 透過連結 DV、SI  與  EV  測試結果以強化資料中心主機板高速通道設計的封閉迴
                  路驗證的新提案
   33   34   35   36   37   38   39   40   41   42   43