Page 42 - 電路板季刊第107期

40 專業技術 以臨場升溫AFM揭示3D IC異質接合於尺寸微縮下之挑戰

˸ᑗఙʺ๝AFM౧ͪ3D IC
˸ᑗఙʺ๝AFM౧ͪ3D IC

ମሯટΥ׵ˉʂฆᐵɨʘܿ኷
ମሯટΥ׵ˉʂฆᐵɨʘܿ኷

作者：林懷恩 博士生

指導教授：陳智 講座教授
國立陽明交通大學 材料科學與工程學系

࿜ࠅ

異質接合 (Hybrid Bonding) 是實現三維積體電路 (Three-dimensional integrated
circuit, 3D IC) 封裝的重要技術。該製程利用銅 (Cu) 與二氧化矽 (SiO2) 之間的熱膨
脹係數 (Coefficient of thermal expansion, CTE) 不匹配，使銅墊在退火過程中膨脹
並接觸對側銅墊，進而形成銅對銅接點 (Cu-to-Cu joint)。隨著晶片尺寸及接點間距
持續微縮，銅墊的膨脹量減少直接影響製程良率。本研究利用臨場升溫原子力顯微鏡
(In-situ heating atomic force microscopy, in-situ AFM) 直接量測不同尺寸銅墊的膨脹
行為。結果顯示，當銅墊尺寸由9微米縮小至3微米與1微米時，其膨脹量分別由6.4奈

米降至3.7 奈米與2.3奈米。這些結果突顯出尺寸微縮對於異質接合的挑戰，並強調了
對化學機械平坦化 (Chemical mechanical planarization, CMP) 製程更嚴苛的製程窗
口 (Process window) 需求。
ʧୗ

隨著人工智慧 (Artificial intelligence, AI) 與高效能運算 (High performance

computing, HPC) 的發展，半導體晶片需具備更高效能、較低能耗及更小的尺寸。傳
統上，透過電晶體微縮可提升晶片效能，但隨著CMOS技術接近物理極限，無法避免
之漏電流議題使微縮變得愈發困難 [1]。因此，3D IC封裝技術成為持續推動摩爾定律
的關鍵方案。
3D IC封裝透過垂直堆疊晶片，如中央處理器、圖形處理器與記憶體，縮短訊號
傳輸距離，進而提高系統效能。目前，錫凸塊 (Solder bump) 仍廣泛應用於晶片互
連，但隨著間距縮小，凸塊易發生塌陷、橋接與介金屬化合物 (IMC) 過度生成等問
題，影響可靠性 [2]。為了克服這些挑戰，無凸塊之異質接合技術應運而生。此技術可
在全固態下同時實現Cu-Cu互連與SiO2-SiO2絕緣，使互連間距縮小至次微米等級。

ମሯટΥʘႡ೻ݴ೻(ྡ ɓ)̍ўj

1. 透過後段製程 (Back-end-of-line, BEOL) 將銅墊製作於二氧化矽栓孔(Via)內，並透
過化學機械平坦化將銅墊控制略低於二氧化矽表面。